告別摩爾定律，華為“韜”定律將如何改變未來芯片？

2026年5月25日，在芯片尺寸不斷縮小變得日益困難的當下，華為提出了名為邏輯折疊（LogicFolding）的全新芯片設計方法，如同一年前DeepSeek的橫空出世，這是一種足以推動半導體行業繼續前行的新路線，具體論文，已發表在預印本平臺。論文作者華為半導體業務部總裁何庭波基于邏輯折疊，提出半導體領域的“韜（τ）定律”，在過去六年中，華為已經運用韜定律與相關的理念，設計并量產了381款芯片。

你也許已經看過很多關于這件事的報道，但邏輯折疊和之前的芯片設計有何不同之處，為什么會給芯片帶來顯著提升，相比摩爾定律，“韜”定律又會對AI產生哪些影響，讀完本文，你將搞清楚這些問題。

邏輯折疊

讓芯片間的通信不用繞路

在過去的六十年里，半導體芯片的發展史本質上就是一部空間縮放的歷史。通過不斷縮小晶體管的物理尺寸（即“制程”，如從微米級一路縮小至如今的3nm），同等面積的硅片得以塞入更多增長的晶體管，從而帶來了算力的飛躍、能效的提升以及單位算力成本的斷崖式下降。

然而，隨著晶體管的尺寸制程逼近原子級別，單純依賴“把晶體管做小”的空間縮放，由于量子力學的量子隧穿效應正遭遇難以逾越的物理阻礙。在7納米及更先進的節點下，單純減少晶體管體積所帶來的邊際收益遞減，反映到日常的觀感，就是這些年芯片廠商擠牙膏，新一代芯片的性能提升有限。

而華為提出的邏輯折疊，在其論文中給出的定義是“將數字、模擬和存儲器電路分布在垂直堆疊的有源層中，以聯合優化性能、功耗和面積。”

何庭波在論文中寫道：“數字系統的性能上限由相鄰觸發器級之間的關鍵路徑延遲設定，而該延遲又主要由該路徑上的互連電阻電容和邏輯門數量決定。”這句話可以理解成你在圖書館查詢資料，CPU負責列出書單，之前的空間縮放，目的是一次多列出幾本書，但你能多快查到資料，還取決于圖書管理員需要花多久去找出你列的這些書，也就是前文的關鍵延遲。

而邏輯折疊，相當于讓之前的圖書館是一層樓，圖書管理員要找齊所有書需要走很多路，而現在圖書館變成了多層高樓，樓里還裝了電梯，這樣圖書管理員只需花極少的時間就能找齊你要的書。對于芯片來說，邏輯折疊顯著降低了數據傳輸用時（延遲），從而加速了數字系統整體的性能。

具體來看：傳統的芯片將晶體管放置在一個平面上，并通過上方的布線讓其連接，而邏輯折疊分布放棄了平面布線，在兩個（最終將是更多）垂直堆疊的有源層上，通過超細間距的混合鍵進行連接（ultra-fine-pitch hybrid bonding）。而這帶來的影響是信號連接所需的線路變短，芯片在相同制程下能夠以更高的頻率運行。

首款采用“邏輯折疊”技術的2C商用產品將是華為為新旗艦手機準備下一代“麒麟2026”移動端芯片，預計將于今年秋季晚些時候發布，不依賴先進光刻機，基于現有制程。華為聲稱，該技術將顯著提升性能和能效。使用邏輯折疊后，晶體管密度從155 MTr/mm2上升至238 MTr/mm2；能效提高了41%，最高時鐘頻率提高了近13%，這種幅度的改進，之前需要三年的幾何縮放才能實現。

上表展示了麒麟CPU工作主頻的趨勢，華為預測，最終有望在未來五年內達到等效于先進1.4nm工藝技術的晶體管密度，能效預計在三到五年內至少翻一番。

需要注意的是，這并不一定意味著華為將使用傳統光刻方法在物理上制造出真正的1.4nm芯片。相反，該公司主張，通過更智能的芯片架構和信號優化，可以提供同等水平的計算能力。

而所謂的“韜”定律，就是在芯片設計時，定義一個描述信號傳遞時間參數τ（韜），將其作為優化目標，而非摩爾定律時，只關注晶體管的大小，每一代芯片，相比前一代芯片，其信號傳遞所需的時間都成比例減少，這就是華為在其五年來381個各類芯片中發現的規律。

τ_{t+1} = τ_t / α

上式中的α即時間縮放因子，指的是下一代芯片的信號傳遞時間只是上一代芯片除以一個常數。在摩爾定律中，每18-24個月，同等大小的芯片中晶體管數量翻倍，而“韜”定律則意味著每一代芯片其晶體管間通信的用時將指數級下降。

從皮秒到微秒

AI數據中心中的“韜”定律

前文講述的是手機芯片中的“韜”定律，那在毫瓦級智能手機芯片中呈現的規律，是否能經受住向AI訓練和推理的吉瓦級體系的轉化？

對此，論文中寫道：“迄今為止的生產經驗表明，對于功耗受限的移動設備，α ≈ 每年1.3倍；對于安全關鍵的自主系統（例如汽車自動駕駛芯片），α ≈ 每年1.5倍；對于AI相關的服務器芯片，α高達每年10倍”。

上述數字意味著，“韜”定律對AI數據中心尤為適用。大型AI數據中心需要數百或數千個芯片像一臺機器一樣運行，其中超過80%的能量被數據移動消耗；超過70%的系統成本分配給數據存儲。這意味著減少數據在芯片及機架間傳輸中花費的時間至少與減少計算花費的時間一樣重要。

在AI中應用“韜”定律，需要讓τ被視為系統級目標并應用于整個鏈條，而不是在單個CPU內進行加速。華為首先用統一總線（一種在機箱內部和跨機箱運行的單一協議）取代了目前英偉達顯卡采用的傳統多節點、多加速器架構（即通過多個堆疊的協議移動數據）。之前每一次數據轉換都會增加延遲、降低可靠性并產生額外成本，采用統一總線后，傳輸延遲從之前的幾十微秒下降到大約100納秒，系統的τ減少了約500倍，使得多機架AI集群可以表現得像一臺單一的連貫機器。

此外，華為半導體開發的“高密度光互連節點引擎”（Hi-ONE）——一種近封裝光學引擎，可為每個AI計算模塊提供8 Tb/s的帶寬，而之前的帶寬為400Gb/s。該方法將數據中心間的傳輸距離從不到1米延長到100米，使得分布式、吉瓦級數據中心的高密度互連在物理上成為可能。

華為何庭波的論文中寫道：使用邏輯折疊，預計到2035年，AI相關芯片的硬件集成度將增加100倍以上，τ的減少分布在數據中心的每一層硬件結構中，而不是集中在處理器上。

未來的芯片需要更多合作者

計算機的發展過程中，內存和處理器逐漸分開。處理器的性能沿著摩爾曲線持續進步，而內存供應商則不考慮計算，獨立設計存儲芯片。于是我們看到，英特爾做出的CPU不需要考慮用的是三星還是美光的內存，而內存廠商則會因為供給數據中心，利潤更高的高帶寬內存（HBM）停掉消費級內存的生產線，從而導致內存價格顯著增長。

AI的發展，需要芯片間進行高帶寬通信。當前我們談論顯卡的性能時，關注點也不只是計算能力，更多的是顯存大小，這意味著計算正與存儲開始變得密不可分，對于當下的AI算力中心，數據移動與計算本身一樣關鍵，處理器和內存被視為緊密的物理集成。而隨著“韜”定律強調減少數據傳輸的延遲，存儲和計算的關系將變得更加緊密。

這就如同工業革命初期，紡織廠將紡紗與織布分設兩地以專業化；但當訂單規模與交付速度要求飆升，物流時間成為致命瓶頸，工廠必須將工序重新整合進同一屋頂。AI時代，數據就是原料，延遲就是物流成本，存算融合是物理規律下的必然選擇。

對AI時代的硬件開發者，存算融合要同時關注存儲和計算。廠商不能像之前那樣，存儲廠商與計算廠商涇渭分明，而是要在計算芯片設計時就考慮存儲，這意味著更大范圍的合作與機遇。

“韜”定律的出現，雖然在一定程度上解決了對目前被西方封鎖對EUV級紫外光刻機的依賴，但對于想要破局的國內半導體行業來說，仍然需要引入外部合作，其中關鍵的一點是EDA（電子設計自動化）軟件。

之前的EDA，都是為面積、時序和功耗沿著三個獨立的軸進行優化的時代而開發的，傳輸時間τ不過是一個無關大局的參數。要想在未來更好地應用“韜”定律，需要從頭開始考慮τ的自動化設計軟件。未來的EDA工具需要在標準單元級別，跨越多個垂直有源層進行自動布局和布線，把關鍵路徑上的邏輯門像折紙一樣“折疊”到上下層，從而純粹為了壓縮信號傳輸時間而設計芯片。

當下芯片設計的評測指標和規范，都是為“單工作負載單標量”設計。“韜”定律要求提出考察傳輸時間的新評測指標。誰能建立新的評測標準及產業規范，誰就能在未來將直接引導全球研發資本的流向。

此外，需要指出的是，“韜”定律的出現，并沒有解決AI數據中心巨大的耗能問題，一個運行速度快10倍但功耗大10倍的超級計算節點沒有違背“韜”定律，但可能會超過電網能夠承擔的負荷，這需要新的技術突破來應對能源問題。

對此，華為強調加強合作的重要性，何庭波表示，沒有任何一家公司能夠獨自解決半導體行業面臨的挑戰。在“韜”定律設定的路徑下，華為期待與全球科學家、工程師及行業合作伙伴緊密合作，共同推動半導體和電子產業的持續發展。

值得注意的是，相比之前國外廠商和研究機構類似的優化方案，華為做到了系統層面的全方位優化。“韜”定律建立了跨半導體器件、電路、芯片和系統的多級協同優化機制，并將傳輸時間作為系統性優化目標，以多種方式提升各級的性能、能效和晶體管密度。

例如美國半導體代工廠SkyWater和斯坦福等高校合作的3D芯片，通過創紀錄的垂直連接數量和緊湊布局，將內存和計算單元緊密布置，設計避免了平面芯片中進展受限的卡頓。類似的還有美國半導體公司AMD的3D V-Cache技術，該技術已用在2026年新推出的工作站及消費電子級CPU芯片上，例如5600 3D和PRO系列。英特爾2025年推出的18A工藝芯片，也采用了3D封裝，從而釋放了正面的布線資源，讓邏輯門可以更緊密地排列，本質上也是在壓縮信號傳輸的時間常數。

然而，國外廠商多將3D堆疊看成是一種芯片封裝技術，“韜”定律首次將之上升為了“替代摩爾定律的底層物理法則”。華為面對封鎖，再一次走在了全球行業的前列，而國外企業目前更多停留在模塊級的3D物理實現上。

對產業界來說，過去三十年，半導體領域風險投資、國家基金、企業研發預算的指揮棒只有一個：先進制程節點。誰掌握3nm，誰就掌握未來。“韜”定律對出現宣告：競爭不再需要永久停留在光刻機。這對受限于EUV獲取的企業是戰略突圍，對于全球AI產業，長遠來看是能夯實根基的重大利好。

“路線圖已經明確，未來的挑戰還很多（The roadmap ahead is demanding, but the direction is unambiguous）”，就用華為何庭波論文的最后一句結束該文。

郭瑞東 | 文

內容來源：信睿科技評論

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