2nm雙芯加持！“蘇媽”放出大殺器，全面超越Vera Rubin？

2026年7月23日，AMD CEO蘇姿豐（Lisa Su）在美國舊金山舉行的年度AI大會“Advancing AI 2026”上，正式發(fā)布了其首個機架式AI系統(tǒng)Helios，補齊了AMD全棧AI基礎(chǔ)設(shè)施產(chǎn)品線矩陣當(dāng)中最為關(guān)鍵的一環(huán)。

△蘇姿豐展示Helios機架當(dāng)中所囊括的四款A(yù)MD芯片

更為關(guān)鍵的是，Helios集成了AMD最新一代的AI加速器Instinct MI455X GPU和第六代“Venice” EPYC CPU，并且這兩款芯片還分別是全球首款2nm制程服務(wù)器CPU和全球首款2nm AI GPU。此外，AMD自研的Pensando“Salina” DPU和AI NIC芯片Pensando“Vulcano”也被整合到了Helios機架當(dāng)中，進一步強化了Helios的網(wǎng)絡(luò)能力。

在這四大自研芯片的加持下，AMD Helios在機架級密度、AI推理性能、總擁有成本（TCO）等諸多方面均實現(xiàn)了對于英偉達最新的Vera Rubin NVL72的全面領(lǐng)先。同時，也提升了AMD在整個Helios機架產(chǎn)品當(dāng)中的價值含量。

此外，AMD還推出了Physical AI產(chǎn)品矩陣，準備在這一快速發(fā)展的新市場與英偉達展開競爭。

一、智能體時代，AI工作負載劇變

蘇姿豐首先回顧了AMD近年來在AI領(lǐng)域的強勁發(fā)展勢頭。目前，AMD近幾代Instinct GPU和EPYC CPU正大規(guī)模地被生產(chǎn)級AI系統(tǒng)部署，覆蓋訓(xùn)練、推理及新興的智能體工作負載，并已獲得包括OpenAI、Meta、Anthropic、微軟、甲骨文在內(nèi)的全球領(lǐng)先AI企業(yè)采用。

但是當(dāng)前的AI算力需求正在發(fā)生新的變化。雖然大模型參數(shù)仍在持續(xù)擴大，使得訓(xùn)練所需的算力自2020年以來保持著每年5倍的增長，但是推理所需的算力增速更快，并且在2025年已經(jīng)與訓(xùn)練持平，2026年推理的算力需求占比已經(jīng)超過了訓(xùn)練，達到了60%，成為了AI的首要任務(wù)。

而推理算力需求爆發(fā)主要受益于智能體AI的興起，驅(qū)動了當(dāng)前每月新增的Token消耗量就已經(jīng)超過了過去兩年的總消耗量。而隨著更多、更強大的智能體AI的部署和更多工具的調(diào)用，將會帶來更多的遠超傳統(tǒng)推理的算力需求。

AMD也明確指出，AI工作負載正發(fā)生根本性轉(zhuǎn)變：從簡單的“聊天機器人”進化為能夠執(zhí)行復(fù)雜任務(wù)的“智能體AI”。這一轉(zhuǎn)變極大地增加了對數(shù)據(jù)中心CPU的需求。

其核心原因在于，智能體AI的執(zhí)行模式與以往截然不同，會涉及到：

規(guī)劃與編排（Planning & Orchestration）：智能體需要將一個復(fù)雜任務(wù)分解為多個子任務(wù)，這需要CPU進行大量的邏輯判斷和流程控制。

工具調(diào)用（Tool Calling）：智能體需要調(diào)用外部API、數(shù)據(jù)庫、代碼解釋器等工具，每個調(diào)用都涉及網(wǎng)絡(luò)I/O和數(shù)據(jù)搬運。

多輪推理（Multi-turn Reasoning）：智能體可能需要與環(huán)境交互數(shù)十輪才能完成任務(wù)，每一輪都需要CPU處理上下文和狀態(tài)。

多智能體協(xié)作（Multi-Agent Collaboration）：多個AI智能體可能同時運行，相互通信和協(xié)調(diào)。

所有這些任務(wù)都是CPU密集型的，而不是GPU密集型，因此CPU的性能和吞吐量正成為決定AI工廠效率的關(guān)鍵瓶頸。

蘇姿豐也多次強調(diào)，隨著智能體AI的發(fā)展，AI基礎(chǔ)設(shè)施的架構(gòu)將由之前以GPU為主，轉(zhuǎn)向CPU與GPU并重。AI服務(wù)器內(nèi)的CPU與GPU的配比，將由原來的1:8轉(zhuǎn)向1:1，這在當(dāng)前龐大的GPU需求基礎(chǔ)上，進一步帶來巨大的CPU需求。

與此同時，智能體AI能力的持續(xù)增強，也推動Token消耗呈現(xiàn)爆炸式增長。在此背景下，如何以更低成本生成更多Token，已成為行業(yè)競爭的另一核心命題。

根據(jù)AMD公布的預(yù)測數(shù)據(jù)顯示，AI 需求正在推動數(shù)據(jù)中心 AI 加速器和數(shù)據(jù)中心CPU的TAM（潛在市場總額）加速增長，預(yù)計到2030年將分別達到1.4萬億美元和2200億美元，5年間的年復(fù)合增長率分別為45%和50%。

“我們正從AI回答問題的時代，邁向AI采取行動的時代。這要求CPU和GPU不僅要有更強大的算力，更要在機架級密度和總擁有成本上實現(xiàn)突破。”AMD計算和企業(yè)人工智能解決方案副總裁Ravi Kuppuswamy說道。

二、Venice CPU：2nm，最高256核心

為了應(yīng)對“智能體AI”時代的趨勢，AMD推出了全新的第六代EPYC CPU “Venice” ，號稱是“全球最好面向云端、企業(yè)與AI的服務(wù)器CPU”。這也是AMD首次在CPU發(fā)布當(dāng)中將“AI”與云、企業(yè)并列，標(biāo)志著AI已成為AMD CPU戰(zhàn)略的第一優(yōu)先級。

1、四大核心模塊全面升級

根據(jù)AMD公布的信息來看，Venice CPU的計算核心均基于臺積電2nm制程，并延續(xù)了“性能核心”（Zen 6）與‘密度核心”（Zen 6c）雙軌策略。Zen 6c犧牲了一定的單核頻率和緩存，換來了更高的核心密度（每個芯片封裝更多核心），適合大規(guī)模并行工作負載。Zen 6則追求單核性能最大化，適合對延遲敏感的工作負載。這種“雙軌制”讓Venice能夠覆蓋從高頻計算到高密度吞吐的完整需求譜系。

具體來說，配備“Zen 6c”核心的Venice CPU最高支持256核/512線程，配備“Zen 6”核心的Venice CPU最高支持96核/192線程，并且還通過3D V-Cache技術(shù)帶來了高達1152MB的L3緩存。在功耗方面，Venice CPU整體功耗最高600W。

在I/O與平臺方面，支持1P/2P配置；最高支持128條PCIe Gen 6通道，每條通道的速率達到64 Gbps，是PCIe Gen 5（32 Gbps）的兩倍。這不僅有助于GPU可以從CPU內(nèi)存中更快地讀取數(shù)據(jù)，并對于CPU-offload推理（將部分模型權(quán)重放在CPU內(nèi)存中）也至關(guān)重要；支持CXL 3.1內(nèi)存擴展；支持第五代Infinity Fabric；新增UPP、UBPS、FAST電源管理技術(shù)。

在內(nèi)存支持方面，最高支持16通道MRDIMM（12,800 MT/s）；最高支持16通道DDR5（8000 MT/s）；24通道LPDDR5X（支持可更換SOCAMM2模塊）。

在安全性方面，支持增強型RoT（支持RSA 4K和后量子密碼PQC）；物理與旁路攻擊防護；FIPS 140-3 Level 1；保密計算；AMD SEV（安全加密虛擬化）Trusted I/O。

從Venice的硬件參數(shù)來看，其不僅在計算核心上大幅領(lǐng)先自家的上一代產(chǎn)品和友商的最新一代競品，在I/O、內(nèi)存、安全和能效管理上也都實現(xiàn)了代際跨越。

2、四大變體，覆蓋不同場景

在本次大會上，AMD披露了Venice CPU的四個不同的變體，旨在精準覆蓋從通用計算到各類技術(shù)計算的所有場景，均基于臺積電2nm制程工藝打造。

EPYC 9006 SP7：是Venice家族的“旗艦”產(chǎn)品，主要面向“AI優(yōu)先”的數(shù)據(jù)中心現(xiàn)代化升級。采用“Zen 6c”核心，最高可配置256核心/512線程，最多96核心主頻達到了5.0GHz，支持高達 16 通道的內(nèi)存，兼容運行速度為 12,800 MT/s 的 MRDIMM 內(nèi)存條，以及運行速度為 8000 MT/s 的標(biāo)準 DDR5 RDIMM 內(nèi)存條。

EPYC 9006 SP8：旨在覆蓋最廣泛的數(shù)據(jù)中心工作負載，同時通過平衡的計算、內(nèi)存和I/O資源優(yōu)化系統(tǒng)經(jīng)濟學(xué)。可以說，“平衡”是SP8的關(guān)鍵詞，它沒有追求絕對的最高核心數(shù)或最高內(nèi)存帶寬，而是在性能、功耗、成本和生態(tài)兼容性之間尋求最佳平衡點。

SP8的“平衡”體現(xiàn)在，核心數(shù)量支持最低8核心到最高128核心；支持8通道內(nèi)存，每個通道配備兩個DIMM插槽，并擁有相同的128條PCIe 6通道。

SP8的目標(biāo)客戶是“傳統(tǒng)企業(yè)數(shù)據(jù)中心轉(zhuǎn)型者”——他們需要將現(xiàn)有的x86應(yīng)用遷移到新一代平臺，同時逐步引入AI工作負載。SP8提供了“一次升級，全面支持”的解決方案。

EPYC 9006X SP7 (Venice-X)：專為加速技術(shù)計算設(shè)計，利用AMD 3D V-Cache技術(shù)通過在計算芯片（CCD）上方堆疊額外的SRAM緩存芯片，將L3緩存容量大幅提升至1152 MB，可以加速技術(shù)計算等工作流。擁有最高96核心CPU，主頻最高5.15GHz，最高支持16通道MRDIMM（12,800 MT/s）。

技術(shù)計算工作負載（如EDA電子設(shè)計自動化、CFD計算流體力學(xué)、結(jié)構(gòu)分析、基因組學(xué)等）通常具有數(shù)據(jù)集巨大（數(shù)百GB甚至TB級別）、數(shù)據(jù)訪問模式不規(guī)則（難以通過預(yù)取優(yōu)化）、頻繁訪問的工作集（working set）等特點。在這種情況下，更大的緩存意味著更多的“熱數(shù)據(jù)”可以被保存在離核心最近的緩存中，減少對主內(nèi)存的訪問次數(shù)，從而大幅降低延遲、提升性能。

EPYC 9006 LP (Verano)：為下一代機架級AI解決方案打造，專注于提高機架級效率，優(yōu)化CPU-GPU互聯(lián)和能效。

具體參數(shù)方面，最高支持72核心，主頻5GHz，支持LPDDR5x內(nèi)存，通過Enhanced xGMI技術(shù)針對CPU與GPU之間的高速互聯(lián)進行專門優(yōu)化，速率可達112Gbps。

3、性能遠超英偉達Vera CPU等競品

根據(jù)AMD披露的數(shù)據(jù)顯示，從第一代EPYC（Naples）到第六代EPYC（“Venice”EPYC 9996），9年的時間，其SPECrate整數(shù)吞吐量提升了18倍，即平均每年都實現(xiàn)了翻倍。這體現(xiàn)了AMD在架構(gòu)創(chuàng)新（Zen系列內(nèi)核持續(xù)升級）、制程工藝（從14nm到2nm）和系統(tǒng)設(shè)計（內(nèi)存、I/O同步升級）上的綜合努力。

AMD還給出了Venice CPU與英偉達Vera CPU的吞吐量（Throughput）和單核性能對比數(shù)據(jù)。可以看到，在吞吐量方面，256核心/512線程的Venice CPU的SPECrate 2026 int_base成績達到了88核心的英偉達Vera CPU的2.2倍；在單核性能方面，96核心版本的Venice CPU（應(yīng)該拿基于Zen 6性能核的版本來對比）則達到了英偉達Vera CPU的1.2倍。

同樣，AMD也將“Venice” EPYC 9996（256核心）與英特爾Xeon 6980P（128核心）、Arm AGI（136核心）進行了對比。在吞吐量方面，EPYC 9996達到了Xeon 6980P的兩倍，Arm AGI則只有Xeon 6980P的80%；在單核性能方面，128核心的“Venice” （應(yīng)該是基于Zen6性能核的版本）達到了Xeon 6980P的1.3倍，Arm AGI則只有Xeon 6980P的70%。

雖然“Venice”在吞吐量和單核性能上的表現(xiàn)都優(yōu)于競品，但需要指出的是，“Venice”的600W功耗也是明顯高于Xeon 6980P（500W）和Arm AGI（300W）的。

在NoSQL數(shù)據(jù)庫、內(nèi)存分析、Web服務(wù)器、事務(wù)數(shù)據(jù)庫等云原生工作負載中，Venice EPYC 9996（256核心）的性能大幅領(lǐng)先于英特爾Xeon 6980P（128核心）、亞馬遜Graviton5（192核心）以及AMD上一代的EPYC 9965（192核心）。

在生命科學(xué)、量子化學(xué)、天氣預(yù)報等高性能計算（HPC）工作負載中，Venice EPYC 9996（256核心）的表現(xiàn)也同樣大幅領(lǐng)先于英特爾Xeon 6980P（128核心）及AMD上一代的EPYC 9965（192核心）。

AMD表示，憑借Venice CPU出色的性能表現(xiàn)，客戶可以通過更少的基于Venice CPU的服務(wù)器來整合現(xiàn)有基礎(chǔ)設(shè)施。比如，1000臺基于2P Intel Xeon Gold 6258R（28核，2019年發(fā)布）的舊服務(wù)器，只需要82臺基于2P AMD “Venice” EPYC 9996的服務(wù)器即可替代。這不僅減少了92%的服務(wù)器、減少了占地空間，還減少了最高77%的功耗，五年總擁有成本最高可降低40%。

總結(jié)來看，在智能體AI時代，數(shù)據(jù)中心需要三類服務(wù)器，而AMD Venice的一系列產(chǎn)品產(chǎn)品組合能夠完整覆蓋，并且具有競爭優(yōu)勢。

比如，在傳統(tǒng)的通用服務(wù)器當(dāng)中，Venice的性能最高達到了英偉達Vera CPU（88核心）的3.3倍；在AI訓(xùn)練/推理用的GPU服務(wù)器的“Host Node”（主機節(jié)點，即CPU服務(wù)器節(jié)點）當(dāng)中，Venice的前沿模型每秒生成的Token最高達到了英特爾Xeon 6090P和上一代的AMD “Turin” EPYC 9005的1.8倍；在CPU服務(wù)器的“沙箱環(huán)境”（運行智能體AI的隔離測試環(huán)境）中，Venice能夠同時運行的智能體數(shù)量最高達到了Arm AGI CPU（136核心）的2.8倍。

AMD最后還對比了Venice（256核心版本）72卡機架與英偉達Vera NVL72機架級的CPU核心數(shù)量和線程差異：Venice機架提供了總共約49152核心，98304線程，遠超后者，這也使得其在智能體AI應(yīng)用上擁有更好的表現(xiàn)。

AMD強調(diào)，“面向智能體時代，我們擁有全球最好的服務(wù)器CPU產(chǎn)品組合。AMD EPYC服務(wù)器CPU，將助力‘會回答的AI’邁向‘會行動的AI’。”

4、上市時間

“Venice” 9006 SP7：目前已經(jīng)投產(chǎn)，預(yù)計今年四季度開始出貨；

“Venice” 9006 SP8：2027年上半年開始出貨；

“Venice” 9006X SP7（Venice-X）：2027年下半年開始出貨；

“Venice” 9006 LP（Verano）：2027下半年開始出貨。

據(jù)AMD介紹，微軟、Meta、亞馬遜、谷歌、甲骨文等云服務(wù)大廠都將采用Venice CPU，聯(lián)想、戴爾、超微電腦、HPE等OEM大廠也都將推出基于Venice CPU的服務(wù)器產(chǎn)品。

5、服務(wù)器CPU路線圖曝光

在本次大會上，AMD曝光了最新的服務(wù)器CPU路線圖，披露了2028年即將推出的代號為“Florence”的第七代EPYC CPU，將會基于新一代的制程工藝，內(nèi)核升級為Zen7 / Zen7c，將支持人工智能計算擴展模塊，支持下一代的MRDIMM6 LPDDR內(nèi)存。至于2030年將推出的第八代EPYC CPU，代號為“Ravenna”，內(nèi)核為“Zen8家族”，其他未知。

二、MI455X GPU：2nm制程，3200億晶體管

作為本次發(fā)布會的另一大核心硬件產(chǎn)品，MI455X GPU也率先采用了臺積電2nm制程，是全球首款2nm的AI GPU產(chǎn)品，晶體管數(shù)量達到了3200億顆。同時，MI455X還基于AMD最新的CDNA 5架構(gòu)，集成了高達432GB的HBM4內(nèi)存，支持FP4、FP6、FP8等AI數(shù)據(jù)類型。

1、Chiplet+3D堆疊封裝

從整個MI455X GPU芯片的架構(gòu)來看，其由多個芯粒通過3D堆疊而成，包括2個臺積電N3P制程的 Fabric and Cache Die、2個臺積電N3P制程的I/O Die、8個臺積電2nm制程Accelerator Complex Die和12個HBM4。

在這個3D堆疊架構(gòu)中，XCD（計算芯粒）位于FCD（Fabric Cache Die，結(jié)構(gòu)緩存芯粒）的單元上之上，每個FCD包含6個HBM4內(nèi)存堆疊位點及其對應(yīng)的緩存。一共有兩個這樣的FCD，通過中央全局總線互聯(lián)在一起。芯片的兩端分別布置了I/O接口。

在封裝技術(shù)方面，MI455X采用的基板為有機材質(zhì)，而非MI355X系列所使用的硅基板。并且，MI455X所用的有機基板中，還嵌入了局部硅橋（Local Silicon Bridges），這種封裝技術(shù)的演進，使得MI455X能夠?qū)崿F(xiàn)比MI355X更大的芯片規(guī)模。

在具體工藝方面，MI455X延續(xù)了上一代所使用的3D混合鍵合（3D Hybrid Bonding）技術(shù)，用于構(gòu)建XCD與SRAM的SoIC模塊。I/O Die則通過CoWoS-L封裝與FCD實現(xiàn)互聯(lián)。

這套方案的核心優(yōu)勢在于：可以根據(jù)帶寬和延遲的不同需求，為架構(gòu)中不同部分選擇最合適的芯粒化策略。具體而言，XCD與L2緩存之間的互聯(lián)對帶寬和延遲要求極高，所以采用3D堆疊來優(yōu)化；而對于容忍度稍高的I/O部分，則采用2D互聯(lián)。

2、計算核心原生支持Wave32

MI455X在計算核心架構(gòu)是全新的CDNA 5，這也是首個原生為Wave32構(gòu)建的，并且徹底移除了對Wave64的支持。因為Wave32能夠降低指令延遲、減少分支發(fā)散帶來的性能懲罰，同時優(yōu)化寄存器利用率。

具體而言，WGP（Work Group Processor，工作組處理器）由4個SIMD單元組成，支持Wave32在單周期內(nèi)完成指令發(fā)射。相比之下，上一代架構(gòu)需要4個周期才能完成Wave64在16個計算單元上的傳播。現(xiàn)在，32個線程在32條通道上以單周期發(fā)射，每個周期都能啟動新指令——這是一個重大的架構(gòu)變革。

3、全新數(shù)據(jù)格式與精度支持

在數(shù)據(jù)格式方面，MI455X全面兼容OCP標(biāo)準的最新規(guī)范。同時支持原有的Block32格式，以及新增的Block16格式，并引入了分數(shù)縮放（Fractional Scaling） 能力，有效減少了跨塊量化誤差。此外，還新增了FP16向量的原生支持以及全新的數(shù)據(jù)轉(zhuǎn)換指令。

針對Transformer架構(gòu)中至關(guān)重要的注意力（Attention）機制及其歸一化運算，MI455X也新增了超越函數(shù)運算指令，并將所有現(xiàn)有運算的吞吐能力提升了一倍。

在計算單元規(guī)模上，MI455X與MI355X保持一致——256個活躍WGP。FP8和INT4的算力提升至上一代的4倍，F(xiàn)P16/FP8的算力則達到2倍。

4、緩存與內(nèi)存子系統(tǒng)重構(gòu)

對比下圖MI355X和MI455X的緩存和內(nèi)存層次結(jié)構(gòu)，可以看到后者有了很大的變化。

MI455X最低層的HBM從HBM3升級到了HBM4，MI355X原本的Infinity Cache在MI455X上被更大的兩個96MB全局L2緩存所取代。這樣做的一個關(guān)鍵原因是，AMD希望將L2緩存聚合帶寬提升到遠超雙芯片間橫截面帶寬所能支撐的水平。

這樣每個FCD包含一個L2緩存實例。單個L2緩存的帶寬是MI355X上單個Infinity Cache的1.5倍，兩個L2緩存的聚合帶寬則達到MI355X的3倍。 為了實現(xiàn)這一目標(biāo)，每個L2必須獨立工作——所有GPU全局內(nèi)存地址的引用都在各自所在的FCD上本地緩存。Infinity Fabric負責(zé)連接和保持兩個L2緩存之間的一致性。

此外，全局原子操作（Global Atomics）也遷移到了L2緩存中執(zhí)行，原子操作吞吐率相比上一代有了顯著提升。

MI455X還新增了廣播機制（Broadcast Arbiter） 。當(dāng)多個WGP協(xié)同完成矩陣運算時，系統(tǒng)會將矩陣列數(shù)據(jù)以多播方式廣播給所有參與的WGP，實現(xiàn)最高4倍的帶寬放大。

除此之外，MI455X還增加了WGP的LDS容量和帶寬：LDS為320KB，加上64KB的標(biāo)量數(shù)據(jù)緩存，總計384KB。VGPR（向量通用寄存器）的容量也大幅擴展——每線程可訪問高達1024個寄存器，而MI355X為512個，同時VGPR帶寬也翻倍，以匹配更寬的VLSU（向量加載存儲單元）和更強的執(zhí)行能力。

5、系統(tǒng)DMA架構(gòu)重構(gòu)

MI455X在DMA子系統(tǒng)上也進行了全新設(shè)計。

過去，DMA引擎及其隊列是軟件可直接調(diào)度的單一實現(xiàn)。在MI455X系列中，AMD將其拆分為兩部分：前端（Frontend） ，軟件可見的隊列管理器；后端（Backend），物理地址感知的執(zhí)行引擎；

這套架構(gòu)使軟件無需關(guān)心虛擬地址到物理地址的轉(zhuǎn)換、物理地址在GPU內(nèi)的布局，以及Scale-up網(wǎng)絡(luò)地址的映射。DMA后端引擎分布在各個網(wǎng)絡(luò)鏈路附近，負責(zé)對應(yīng)地址范圍的數(shù)據(jù)搬運。

程序員提交DMA工作項后，系統(tǒng)會將這些工作在所有DMA后端之間動態(tài)負載均衡——基于目標(biāo)地址所在的鏈路位置。例如，從本地HBM讀取數(shù)據(jù)并寫入另一GPU時，地址會被均衡地分布在各鏈路上，數(shù)據(jù)從內(nèi)存直接拉取到引擎后即可從鏈路發(fā)出，避免了將工作調(diào)度到遠離目標(biāo)鏈路的引擎而造成額外的數(shù)據(jù)搬運。

此外，這些DMA引擎還能感知Scale-up網(wǎng)絡(luò)的反壓（Back Pressure）和擁塞狀況，在分配工作時將網(wǎng)絡(luò)擁塞程度納入考量，實現(xiàn)更智能的負載分配。

6、分區(qū)模式與虛擬化

MI455X支持靈活的分區(qū)模式：

整GPU模式：整個GPU作為一個大型內(nèi)存域運行，支持細粒度地址跨片訪問；

雙分區(qū)模式：將GPU拆分為兩個獨立的NUMA域，每個域擁有獨立的L2緩存，實現(xiàn)內(nèi)存引用的本地化，提升效率；

兩個分區(qū)可獨立接收任務(wù)，配合NUMA感知的內(nèi)存分配策略，進一步優(yōu)化性能。

此外，MI455X還支持虛擬化分區(qū)——可將單個GPU劃分為1至8個虛擬GPU實例，每個實例享有獨立的內(nèi)存隔離。即便NUMA域配置發(fā)生變化，各虛擬機之間的內(nèi)存隔離依然由硬件保障。這為虛擬化環(huán)境中的多租戶部署提供了靈活選擇。

7、安全與機密計算

在當(dāng)今AI領(lǐng)域，安全性也是至關(guān)重要的。MI455X建立了以硬件信任根（Hardware Root of Trust） 為基礎(chǔ)的安全體系，包括可信固件、安全啟動、設(shè)備身份認證和安全通信機制，構(gòu)筑了可信的計算基座。

在此之上，MI455X實現(xiàn)了機密計算（Confidential Computing） 能力，能夠在模型執(zhí)行期間保護模型權(quán)重、激活值、Prompt提示詞、KV Cache和輸出結(jié)果，并提供強租戶隔離。

在機架級層面，通過虛擬Pod（Virtual Pods） 概念實現(xiàn)Scale-up域的隔離——在單個Scale-up域內(nèi)，可將GPU劃分為多個虛擬Pod，每個Pod擁有獨立的計算、內(nèi)存和網(wǎng)絡(luò)資源，彼此完全隔離。

最終效果是，AMD將機密計算能力從單個GPU擴展到了整個機架，構(gòu)建起端到端的可信安全AI基礎(chǔ)設(shè)施。

8、硬件指標(biāo)及性能全面超越Rubin GPU

從硬件指標(biāo)來看，相比前代MI355X，MI455X在HBM容量上提升至1.5倍；內(nèi)存帶寬達到23.3 TB/s，提升至2.9倍；峰值MXFP8算力達20 PFLOPS，MXFP4算力達40 PFLOPS，兩項指標(biāo)均達到了MI355X的4倍。

MI455X所搭配的HBM4容量相比英偉達最新推出的Rubin GPU的288GB高出了50%，F(xiàn)P8算力也優(yōu)于Rubin GPU的17.5 PFLOPS。

根據(jù)AMD公布的數(shù)據(jù)顯示，MI455X的吞吐量（Throughput，Token/秒/用戶）最高可達MI355X的34倍，每單位Token的成本最低只有MI355X的1/18。

顯然，MI455X可以給客戶帶來更高的Token產(chǎn)出和更低的運營成本。

9、MI500系列GPU曝光：AI性能相比MI300X提升1000倍

在此次大會上，AMD還首次曝光了下一代的MI500系列GPU的部分信息。據(jù)介紹，MI500系列將基于全新的CDNA6內(nèi)核，集成下一代的HBM4e內(nèi)存，擁有旗艦級GPU Scale Up擴展域，支持銅互連與光互連技術(shù)。

從AMD披露各代AI加速器的AI性能走勢圖來看，MI500的AI性能相比2023年的MI300X將會帶來超過2000倍的提升，如果與當(dāng)前的MI455X相比，MI500的AI性能可能大幅提升了接近3倍，這是過去任何一代產(chǎn)品都不曾有過的重大提升。

雖然，AMD雖然沒有解釋MI500系列的AI性能為何能夠有如此之大的提升，但猜測可能是得益于CDNA6內(nèi)核的重大升級、制程工藝的提升以及軟件的升級優(yōu)化等

三、Helios機架系統(tǒng)：挑戰(zhàn)英偉達Vera Rubin

作為本次大會的最重磅的產(chǎn)品，AMD的首款機架級（Rack-Scale）AI系統(tǒng)Helios引發(fā)了業(yè)界的極大關(guān)注，這也是AMD從芯片供應(yīng)商向全棧AI基礎(chǔ)設(shè)施提供商轉(zhuǎn)型的關(guān)鍵一步。

Helios在一個機架中集成了72顆最新的MI455X GPU、18顆第六代EPYC Venice CPU，搭載總計31TB HBM4內(nèi)存（擁有1.7PB/s內(nèi)存帶寬），可提供高達2.9 Exaflops FP4算力和1.4 Exaflops FP8算力。

AMD表示，相比英偉達最新的AI機架系統(tǒng)Vera Rubin NVL72，AMD Helio系統(tǒng)不僅AI算力高出了15%，HBM容量也大了50%，Scale Out網(wǎng)絡(luò)帶寬也高出了50%。

在整體的機架級性能表現(xiàn)上，AMD Helios系統(tǒng)的單位GPU和成本下的Token吞吐量要比英偉達Vera Rubin NVL72高出10%-15%。

1、AMD Helios架構(gòu)詳解

需要指出的是，傳統(tǒng)AI機架本質(zhì)上是多臺獨立的8路GPU服務(wù)器通過Scale-out網(wǎng)絡(luò)互聯(lián)。每臺服務(wù)器擁有自己的內(nèi)存，通過Scale-out網(wǎng)絡(luò)與其他服務(wù)器通信——通常經(jīng)過多跳網(wǎng)絡(luò)，引入了延遲、擁塞和局部性約束。

AMD Helios不是9臺獨立的8路GPU服務(wù)器拼湊成72 GPU集群，而是一個統(tǒng)一的72 GPU系統(tǒng)，共享31 TB HBM內(nèi)存，通過UALoE（Ultra Accelerator Link over Ethernet）互聯(lián)，提供約260 TB/s的Scale-up聚合帶寬，將計算、存儲和內(nèi)存資源緊密連接，形成一個高可用、高可靠的機架級系統(tǒng)。AMD Fabric Manager作為規(guī)模網(wǎng)絡(luò)的編排器，負責(zé)實現(xiàn)快速的投產(chǎn)時間和運營卓越性，并隔離故障域。

同樣重要的是，Helio的多平面（Multi-Plane）架構(gòu)提供了出色的容錯能力——當(dāng)某條鏈路或交換機發(fā)生故障時，工作負載無需終止，只需遷移到可用域繼續(xù)執(zhí)行。雖然帶寬可能有所損失，但作業(yè)不會丟失。

具體來說，Helios基于開放的工業(yè)標(biāo)準——ORv3（Open Rack v3） 機架規(guī)格，寬1.2米、深1.3米、高44OU，是標(biāo)準ORv3機架（約600mm寬）的兩倍寬度。

每個機架包含：18個計算托盤、6個交換機托盤，通過機架后部的4個可維護線纜盒互聯(lián)，線纜盒全部采用銅纜布線，從計算托盤直連各交換機托盤。每個托盤都支持盲插快斷接頭（Blind-mate Quick Disconnects），可以簡化部署和維護。

其中，每個計算托盤為1U液冷機箱，重約等于約170磅。內(nèi)部包含4個MI455X GPU和1個AMD Venice CPU（SP7平臺，最高256核心），每個GPU支持36個UAL鏈路，每鏈路雙向200 Gb/s，單GPU Scale-up帶寬3.6 TB/s，全托盤合計144個UAL鏈路連接至線纜盒。CPU與GPU之間通過xGMI互聯(lián)，速率256 Gb/s。與傳統(tǒng)GPU服務(wù)器中CPU僅作為PCIe主機不同，Venice CPU實際參與統(tǒng)一內(nèi)存域的一致性管理。

每個交換機托盤（Switch Tray）為1OU機箱，搭載2顆Broadcom Tomahawk 6交換芯片。每顆Tomahawk 6支持512個端口 × 100G = 51.2 Tb/s，單顆交換芯片雙向帶寬21.6 TB/s。6個交換機托盤共12顆交換芯片，可以組成完整的UAL光纖網(wǎng)絡(luò)。

值得一提的是，在前端網(wǎng)絡(luò)層面，Helios機架內(nèi)部還部署了AMD Pensando“Salina” DPU，負責(zé)處理安全、存儲和網(wǎng)絡(luò)加速等關(guān)鍵任務(wù)。根據(jù)AMD提供的數(shù)據(jù)，其新一代Salina DPU在性能上相較NVIDIA BlueField 3有顯著優(yōu)勢，能夠釋放多達22個CPU核心用于實際業(yè)務(wù)負載，并支持擴展KV緩存以應(yīng)對更長的上下文處理需求。

在面向集群規(guī)模的橫向擴展的Scale-out網(wǎng)絡(luò)方面，AMD推出了第二代完全可編程的AI NIC——Pensando“Vulcano”。該網(wǎng)卡支持超以太網(wǎng)（Ultra Ethernet）、多機架通信（MRC）和自定義傳輸協(xié)議。據(jù)AMD稱，Vulcano可為每個GPU提供2.4 Tbps的擴展帶寬，并通過多平面和智能數(shù)據(jù)包分發(fā)技術(shù)，能夠?qū)⒋笮驼Z言模型（LLM）的訓(xùn)練時間縮短13%，同時降低33%的網(wǎng)絡(luò)成本。

供電和功耗方面，Helio通過機架后部50V液冷母線排（Power Bus Bar）進行供電。整機功耗達225~245 kW（具體依負載而定）。

總結(jié)來說，AMD Helios機架采用開放架構(gòu)設(shè)計，支持UALink和UEC等開放標(biāo)準，旨在為客戶提供英偉達私有封閉生態(tài)之外的替代選擇。

2、單位成本Token產(chǎn)出增加30%，吸引多家大客戶下單

更為關(guān)鍵的是，AMD公布的數(shù)據(jù)還顯示，Helios相比英偉達Vera Rubin NVL72，每美元可生成的Token數(shù)（Token/$）最多高出30%。這也是AMD在機架級產(chǎn)品上對英偉達發(fā)起的最直接、最有力的挑戰(zhàn)，不僅“絕對算力”領(lǐng)先，就連客戶現(xiàn)在最為看重的“單位成本產(chǎn)出”也是遙遙領(lǐng)先。這或許也是為何Helios

AI技術(shù)大廠Anthropic已宣布，將在 AMD Helios 機架式解決方案中部署高達 2 吉瓦的 AMD Instinct MI450 系列 GPU，首批 1 吉瓦的部署將于 2027 年上半年開始。 此外，微軟、Meta、OpenAI、Oracle等也計劃采用。

3、后續(xù)Helios產(chǎn)品路線圖曝光

此外，AMD還披露了其Helios機架系統(tǒng)的產(chǎn)品路線圖：2027年將會推出Helios 500，基于下一代的“Verano” EPYC CPU、MI500系列GPU、Pensando“Como” AI NIC 和“Monza” DPU；2028年將會推出Helio 600，將基于“Ferrara”EPYC CPU，MI600系列GPU、Pensando“Palma”AI NIC和Levanzo” DPU。

4、AMD與Cerebras達成合作

令人意外的是，在外界看來是AMD競爭對手的Cerebras，今天也現(xiàn)身AMD大會，雙方宣布建立技術(shù)合作伙伴關(guān)系，將共同推出一種全新的解耦式AI推理解決方案，該方案將AMD Helios 機架級解決方案與Cerebras晶圓級引擎相結(jié)合，集成到單一推理工作流程中，以實現(xiàn)最佳性能和效率。

AMD Helios 將提供高性能、可擴展的吞吐量引擎。Cerebras 晶圓級引擎技術(shù)將提供超快、超低延遲的解碼和令牌生成。預(yù)計這兩個計算引擎協(xié)同工作，每瓦每秒令牌數(shù) (T/s/W) 將提升高達 5 倍。

四、推出Physical AI產(chǎn)品矩陣：殺入英偉達“后花園”

AMD認為，AI能力正從數(shù)據(jù)中心的虛擬空間走向物理世界，機器人、工業(yè)自動化、自動駕駛等場景將成為下一輪AI增長的核心驅(qū)動力。這一判斷也與AMD的硬件基因高度契合。過去20年，AMD在工業(yè)、汽車、醫(yī)療等嵌入式領(lǐng)域積累了大量實時計算經(jīng)驗，擁有一系列的軟硬件解決方案。

值得關(guān)注的是，AMD引用了一項針對150多家機器人開發(fā)者的調(diào)研數(shù)據(jù)揭示了Physical AI與傳統(tǒng)云端AI的關(guān)鍵差異：機器人對延遲、可靠性和確定性有著嚴苛要求，單純比拼TOPS數(shù)字并不能解決實際工程問題。

對此，AMD在此次大會上正式發(fā)布了Ryzen AI Embedded X100系列處理器，以及基于該處理器的一款生產(chǎn)就緒的模塊化產(chǎn)品——AMD Kria AI系統(tǒng)級模塊(SOM)。

具體來說，Ryzen AI Embedded X100系列處理器擁有16核心的Zen 5 CPU + 最高40核心的RDNA 3.5 GPU + XDNA 2 NPU異構(gòu)架構(gòu)，單芯片AI算力最高50 TOPS，相比上一代提升約3倍，明確面向工業(yè)自動化、自主系統(tǒng)、人形機器人本體計算等場景。

為了加速X100系列處理器的落地商用，AMD還推出了基于基于X100系列處理器的Kria AI系統(tǒng)級模塊(SOM)，這是一款生產(chǎn)就緒的模塊化產(chǎn)品，可以幫助客戶快速實現(xiàn)產(chǎn)品的開發(fā)和上市。根據(jù)PPT公布的測試數(shù)據(jù)：基于Bosch Rexroth控制器的測試顯示，X100系列可實現(xiàn)8000次決策/秒(125微秒延遲)，GPU視覺語言模型(VLA)推理延遲低于100毫秒，NPU任務(wù)分類延遲小于0.4ms。

AMD還同步推出了Kria AI Robotics Developer Platform，號稱“業(yè)界首個開放、交鑰匙、集成平臺”，核心賣點包括：

開源硬件：提供開源底板原理圖與FPGA設(shè)計，支持從概念到原型僅需數(shù)天；

開放軟件：軟件棧基于ROCm與ROS 2構(gòu)建，消除供應(yīng)商鎖定；

規(guī)模化部署：從原型到量產(chǎn)，Carrier Card搭配Kria AI SOM即可實現(xiàn)。

AMD此次Physical AI產(chǎn)品的發(fā)布，可以看作其AI戰(zhàn)略從數(shù)據(jù)中心向物理世界延伸的關(guān)鍵一步。在云端AI訓(xùn)練市場，NVIDIA仍占據(jù)絕對主導(dǎo)地位；但在機器人、邊緣計算等Physical AI場景，市場格局遠未定型。

AMD的差異化策略在于“開放”與“確定性”——前者吸引希望避免供應(yīng)商鎖定的開發(fā)者，后者回應(yīng)機器人在實時性、可靠性方面的剛性需求。加上ROCm軟件棧持續(xù)優(yōu)化、ROS 2原生支持，以及Kria SOM這類生產(chǎn)就緒模塊的推出，AMD正在構(gòu)建從云端訓(xùn)練到邊緣執(zhí)行的完整Physical AI閉環(huán)。

但挑戰(zhàn)同樣存在，不僅機器人相關(guān)的開發(fā)者生態(tài)的建設(shè)需要時間，而且英偉達近年來在機器人領(lǐng)域投入重資，憑借Jetson平臺已積累大量用戶。AMD ROCm的遷移成本目前仍是現(xiàn)實門檻。此外，正如AMD在AI工廠領(lǐng)域所面臨的局面，硬件性能之外，軟件棧成熟度與開發(fā)者習(xí)慣的遷移，才是更長遠的戰(zhàn)役。

不過，對于機器人開發(fā)者而言，多一個真正可用的開放平臺選擇，本身就是好事。

五、開發(fā)者生態(tài)：從“追趕者”到“開放創(chuàng)新”的敘事轉(zhuǎn)變

眾所周知，在AI加速市場，英偉達之所以能夠占據(jù)大部分市場，與其強大的CUDA軟件生態(tài)密不可分。其他在這個市場的AI加速器廠商只有兩個選擇，要么想辦法去兼容CUDA生態(tài)，要么去費時費力地打造自己的生態(tài)，但不論選擇哪條路線，最為關(guān)鍵的都是“開發(fā)者”。

所以，AMD公司副總裁Ramine Roane在關(guān)于AMD ROCm軟件棧的演講開篇就定下基調(diào)，強調(diào)“Relentless focus on Developers”（始終專注于開發(fā)者）。

AMD披露的一組數(shù)據(jù)頗為亮眼：Hugging Face上超過300萬個模型可在AMD平臺上“開箱即用”，前十大AI開源項目均已原生支持AMD，開源貢獻量實現(xiàn)了超過10倍的增長。這些客觀的數(shù)據(jù)直接回應(yīng)了外界長期以來對AMD軟件生態(tài)“不好用”的刻板印象。

AMD在此次大會上清晰闡述了其ROCm軟件棧的核心戰(zhàn)略：以開源社區(qū)驅(qū)動快速迭代，以抽象化層提升開發(fā)者生產(chǎn)力。前者比較容易理解，就是融入開源生態(tài)，加大對于開源生態(tài)的支持；后者則是指ROCm正在向更高層次的抽象演進，讓開發(fā)者“在每一層級都能編程”，可以充分利用豐富的生態(tài)系統(tǒng)。

盡管當(dāng)前英偉達仍占據(jù)數(shù)據(jù)中心GPU市場超過95%的份額，但AMD正在以軟件兼容性和性價比逐步撬動客戶。據(jù)AMD財報顯示，其2026年第一季度數(shù)據(jù)中心營收達58億美元，同比增長57%。

AMD在此次大會還重點介紹了FlyDSL——一種在Python中實現(xiàn)GPU編程的新方案，核心賣點是“聚焦算法，而非底層GPU編程”。這一工具旨在降低開發(fā)者上手AMD硬件的門檻，是其ROCm軟件棧“抽象化提升生產(chǎn)力”戰(zhàn)略的具體落地。

本次大會最重磅的軟件發(fā)布當(dāng)屬ROCm.AI平臺。這并非單一工具，而是一個涵蓋AI輔助編程、自動化優(yōu)化和底層運行時支持的完整平臺。

ROCm.AI平臺核心架構(gòu)分為三層：

AI Skills層：將Claude、Codex、Cursor、Gemini等主流AI編程助手深度集成，使其成為“ROCm超級用戶”；

AI Assisted Optimization層：名為“Hyperloom”的自動化優(yōu)化工具，能夠在"無人干預(yù)"的情況下完成代碼和內(nèi)核的優(yōu)化工作；

ROCm Core層：底層的編譯器、工具、庫和框架集成，包括vLLM、SGL等關(guān)鍵組件。

這一布局表明，AMD正試圖通過將AI能力注入開發(fā)工具鏈本身來彌補其在開發(fā)者生態(tài)成熟度上與英偉達的差距。

其中，Hyperloom是ROCm.AI平臺中最具突破性的智能體優(yōu)化工具，其閉環(huán)流程為：建立性能基線 → 分析定位瓶頸 → 調(diào)優(yōu)服務(wù)配置 → 生成與重寫GPU內(nèi)核 → 驗證性能提升。這一“智能體優(yōu)化”理念的實際價值在于：將大量繁瑣的性能調(diào)優(yōu)工作自動化，極大降低了在AMD平臺上獲得最優(yōu)性能的專業(yè)門檻。

在推理場景中，ROCm.AI針對并行調(diào)度、內(nèi)存管理（分頁注意力、KV Cache量化）和內(nèi)核（MHA預(yù)填、MLA解碼）進行了專項優(yōu)化；在訓(xùn)練場景中，則覆蓋了流水線并行、分片數(shù)據(jù)并行、激活檢查點、FP8混合精度等關(guān)鍵技術(shù)。

在ROCm.AI的加持之下，剛推出的MI455X就能夠?qū)崿F(xiàn)對于眾多大模型的“Day 0”支持。

ROCm.AI還能夠幫助開發(fā)者更快地利用硬件的性能，當(dāng)前MI450X相比MI355X的MLA解碼（FP8）性能提升到了3.8倍；FP4算力提升到了3.3倍；Scale-Up網(wǎng)絡(luò)帶寬提升到了3.5倍；Scale-Out網(wǎng)絡(luò)帶寬提升到了2倍。值得注意的是，這些是“實測”數(shù)據(jù)，而非理論峰值。

AMD強調(diào)“軟件速度優(yōu)勢正轉(zhuǎn)化為性能領(lǐng)導(dǎo)力”，并稱“性能每周都在提升”——這無疑是在向外界傳遞“AMD的軟件優(yōu)化正在加速”的信號。

為了打破CUDA的生態(tài)壁壘，AMD還在ROCm上大力推進SPIR-V中間語言支持，旨在實現(xiàn)“一次編譯，多GPU運行”，并推出“ROCm認證工程師”計劃以降低開發(fā)者的遷移門檻。

需要強調(diào)的是，AMD ROCm軟件棧是一套面向所有AMD設(shè)備的軟件棧，AMD的理念是“One Software Stack. Every AMD Device.”（一個軟件棧，覆蓋所有AMD設(shè)備）。

為了助力開發(fā)者開發(fā)端側(cè)AI應(yīng)用，AMD還在本次大會上還推出了全新的面向開發(fā)者的個人AI推理工作站“Gorgon Halo”。它在外觀上與初代版本相近，將配備 Ryzen AI Max+ 495 處理器、192GB 統(tǒng)一內(nèi)存、Wi-Fi 7、2TB PCIe 4.0 SSD，并可選配 Windows 11 或 Linux 操作系統(tǒng)，支持3000億參數(shù)的大模型端側(cè)運行。

小結(jié)：

如果說十年前AMD和英偉達還只是在顯卡這一并不大的市場上為數(shù)不多的競爭對手，那么到了2026年的今天，在AI的驅(qū)動下，他們的產(chǎn)品線又開始在數(shù)據(jù)中心GPU、服務(wù)器CPU、PC處理器、物理AI等眾多戰(zhàn)場全面交火。

不論是英偉達通過CPU攻入AMD的PC與服務(wù)器市場，還是AMD殺入英偉達盤踞已久的利潤豐厚的機架級AI系統(tǒng)高地，又或者兩家都有在瘋狂收購AI相關(guān)企業(yè)，并大手筆投資自己的AI客戶，可以說這兩個競爭對手的很多市場策略確實越來越像。

然而，當(dāng)兩家公司的市場和策略幾乎重疊時，真正劃分陣營的已不再是芯片本身，而是生態(tài)的底層。英偉達憑借CUDA構(gòu)筑起一座封閉而高聳的城堡，軟硬一體、深度綁定，開發(fā)者一旦進入便難以脫身；AMD則高舉開源、開放的大旗，從ROCm到UALink，從SPIR-V到超以太網(wǎng)，試圖以“解除供應(yīng)商鎖定”為矛，刺穿對手的護城河。

從當(dāng)前來看，英偉達的“圍墻花園”依然堅固，開發(fā)者習(xí)慣與遷移成本是AMD難以逾越的壁壘；但長期而言，當(dāng)AI算力需求從訓(xùn)練走向推理、AI部署從云端下沉到萬物，客戶對開放、互操作與成本自主的訴求將愈發(fā)強烈，而AMD則有可能在這一趨勢中迎來巨大機會。

編輯：芯智訊-浪客劍