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摩爾定律走到頭了，何庭波正式發表 "韜（τ）定律"！
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摩爾定律快走到頭了，這不是誰唱衰，是整個行業都在面對的兩堵死墻：物理極限卡著你，1納米往下，量子效應亂飄；經濟極限更狠，一座3納米晶圓廠砸進去上百億美元，良率還不一定兜得住。西方那套"拼命縮尺寸"的老路，邊際收益越來越薄，說白了就是——刀磨得再快，也沒鐵了。
就在5月25日，上海，IEEE舉辦的2026國際電路與系統研討會（ISCAS 2026）上，華為何庭波站出來，丟下一句話的重量級成果——正式發表 "韜（τ）定律"。
一、什么叫韜（τ）定律？
華為的“韜（τ）定律”，指出：以“時間縮微”替代“幾何縮微”，以系統性降低時間常數（τ）為目標，通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統的持續演進。
一句話：不跟你在"幾納米"的數字游戲上卷了，改盯"時間"。它以"時間（τ）縮微"替代"幾何縮微"——通過邏輯折疊（LogicFolding）等核心技術，系統性壓低信號傳播的時間常數τ，把時延往死里擠，從器件、電路、芯片一路擠到系統層，構建起一套四層級全棧協同優化體系。
二、你品品這個思路轉換
以前是"把晶體管刻更小"，現在是"讓信號跑更快"。邏輯折疊干嘛的？把原本平鋪在二維平面上的電路，垂直分層堆疊，用高密度垂直通道連接，關鍵路徑大幅縮短，寄生負載降下來，主頻上去，能效上去，晶體管密度的有效利用率也上去。實測數據擺著：單代晶體管密度從155推到238 MTr/mm2，漲幅超五成——擱以前靠幾何縮微得熬三年。
這不是PPT。何庭波在論文里講得很清楚：華為過去六年已經基于這條路徑量產了381款芯片。今年秋季，新一代麒麟手機芯片將完整搭載邏輯折疊技術登場。預測到2031年，基于韜（τ）定律的高端芯片晶體管密度指標，將達到等效1.4納米制程水平。
《人民日報》說得很重——這是中國在半導體領域首次提出指導產業發展的新原則。
三、你再回頭看這件事的分量
過去幾十年，全球半導體的"方向盤"握在摩爾定律手里，握在西方定義的"制程數字"手里。現在，何庭波把方向盤掰過來一半——"時間縮微"這條軸，是中國人自己畫出來的。
別人卡你光刻機，你就在架構、折疊、時延、全棧協同上找補回來——這不叫妥協，這叫換戰場打。而一旦戰場換了，卡你脖子那只手，自己就松了。
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作者 ：資深分析師｜特約撰稿人｜新媒體專欄作者｜手機評測專家
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